	% ********* UNIX  Circuits  Design Aids Package ****************
	% "pins" Pin definition file.  Update March 80 drd.
	%  Note: equivalence definitions ".t x=y" come before ".tp" for 
	%  use by the pins command.
	%
	%  BEWARE!  Symbolic names are sorted  before being attached
	%  to pins.   .tp [AB] 1 2 is not the same as .tp [BA] 2 1
	% **************************************************************

.t 7400	  = 74S00	% quad 2 input nand 
.t 74LS00 = 74S00
.t 74LS03 = 74S00	% quad 2 input nand open collector
.t 74S03  = 74S00	
.t 74LS26 = 74S00	% quad 2 input nand high voltage
.t 7426   = 74S00
.t 74S37  = 74S00	% quad 2 input nand buffers
.t 74LS37 = 74S00
.t 74S38  = 74S00	% quad 2 input nand buffers open collector
.t 74LS38 = 74S00
.t 74S00		% quad 2 input nand 
.tp	A[0-3]	1 4 9 12
.tp	B[0-3]	2 5 10 13
.tp	Y[0-3]	3 6 8 11

.t 7402   = 74S02	% quad 2 input nor
.t 74LS02 = 74S02
.t 74LS28 = 74S02	% quad 2 input nor buffers
.t 74LS33 = 74S02	% quad 2 input nor buffer open collector
.t 7433   = 74S02
.t 74S02		% quad 2 input nor
.tp	A[0-3]	2 5 8 11
.tp	B[0-3]	3 6 9 12
.tp	Y[0-3]	1 4 10 13

.t 7404   = 74S04	% hex inverter 
.t 74LS04 = 74S04
.t 74LS05 = 74S04	% hex inverter open col.
.t 74S05  = 74S04
.t 74S06  = 74S04	% hex inverter buffer open col 
.t 7406  = 74S04	% hex inverter buffer open col 
.t 7414   = 74S04	% hex schmitt-trigger inverter
.t 74LS14 = 74S04
.t 7416   = 74S04	% hex inverter buffer driver high-voltage
.t 74S04		% hex inverter
.tp	D[0-5]	1 3 5 9 11 13
.tp	Y[0-5]	2 4 6 8 10 12

.t 7417   = 7407	% hex buffer/dirver open collector
.t 7407			% hex buffer/driver open collector
.tp 	D[0-5]	1 3 5 9 11 13
.tp 	Y[0-5]	2 4 6 8 10 12

.t 7409   = 74S08	% quad 2 input and. open collector
.t 74S09  = 74S08
.t 74LS08 = 74S08
.t 74S08		% quad 2 input and 
.tp	A[0-3]	1 4 9 12
.tp	B[0-3]	2 5 10 13
.tp	Y[0-3]	3 6 8 11

.t 7412   = 74S10	% triple 3 input nand open collector
.t 74LS12 = 74S10
.t 74LS10 = 74S10
.t 74S10		% triple 3 input nand
.tp	A[0-2]	1 3 9
.tp	B[0-2]	2 4 10
.tp	C[0-2]	13 5 11
.tp	Y[0-2]	12 6 8

.t 74LS15 = 74S11	% triple 3 input and open collector
.t 74S15  = 74S11
.t 74LS11 = 74S11
.t 74S11		% triple 3 input and 
.tp	A[0-2]	1 3 9
.tp	B[0-2]	2 4 10
.tp	C[0-2]	13 5 11
.tp	Y[0-2]	12 6 8

.t 74LS13 = 74S20	% dual 4 input nand schmitt triggers
.t 7413   = 74S20
.t 7420   = 74S20	% dual 4 input nand
.t 74LS20 = 74S20
.t 74S22  = 74S20	% dual 4 input nand open collector
.t 74LS22 = 74S20
.t 74LS40 = 74S20	% dual 4 input nand buffer
.t 74S40  = 74S20
.t 74S20
.tp	[A-D]0	1 2 4 5
.tp	[A-D]1	9 10 12 13
.tp	[01][A-D] 1 2 4 5 9 10 12 13
.tp	Y[01]	6 8

.t 74H21 = 74LS21
.t 74LS21		% dual 4 input and
.tp	[A-D]0	1 2 4 5
.tp	[A-D]1	9 10 12 13
.tp	Y[01]	6 8

.t 7425			% dual 4 input nor with strobe
.tp 	[A-D]0	1 2 4 5
.tp	[A-D]1	9 10 12 13
.tp	Y[01]	6 8
.tp	G[01]	3 11

.t 74LS27		% triple 3 input nor
.tp	A[0-2] 1 3 9
.tp	B[0-2] 2 4 10
.tp	C[0-2] 13 5 11
.tp	Y[0-2] 12 6 8

.t 74LS30 = 74S30	% 8 input nand
.t 74S30		% 8 input nand
.tp	[A-H]	1 2 3 4 5 6 11 12
.tp	Y	8

.t 74LS32 = 74S32	% quad 2 input or
.t 74S32		% quad 2 input or
.tp	A[0-3]	1 4 9 12
.tp	B[0-3]	2 5 10 13
.tp	Y[0-3]	3 6 8 11

.t 7443   = 7443	% 4 to 10 line decoder excess 3 to decimal
.t 7444   = 7443	% 4 to 10 line decoder excess 3 gray to decimal
.t 74LS42 = 7442
.t 7442			% 4 to 10 line decoder bcd to decimal
.tp	S[0-3]	15 14 13 12  % select line (note similarity to 138)
.tp	Y[0-9]-	1 2 3 4 5 6 7 8 9 10 11

.t 74S51		% dual and or invert gates(note S !=LS !)
.tp	[ABCD]0	1 13 9 10
.tp	[ABCD]1	2 3 4 5
.tp	Y[01]	8 6

.t 7473		% dual jk USE 74107 INSTEAD!, it has standard vcc and gnd pins.

.t 7474   = 74S74	% dual d flip flop
.t 74LS74 = 74S74
.t 74S74		% dual d flip flop
.tp	D[01] 	2 12
.tp	CK[01] 	3 11
.tp	CLR[01]- 1 13
.tp	PR[01]- 4 10
.tp	Q[01]	5 9
.tp	Q[01]-	6 8

.t 7475	% 4 bit bistable latch. USE 74375 INSTEAD!, standard vcc and gnd pinout.

.t 7477 % 4 bit bistable latch. USE 74375 INSTEAD!, standard vcc and gnd pinout.

.t 74LS85 = 74S85
.t 74S85	 	% 4 bit comparator.
.tp	B>A	2	% cascade input
.tp	A=B	3	% cascade input
.tp	A>B	4	% cascade input
.tp	A[0-3]	10 12 13 15 % data input
.tp	B[0-3]	9 11 14 1 % data input
.tp	LT	7	% output
.tp	EQ	6	% output
.tp	GT	5	% output

.t 74LS136 = 74S86	% quad 2 input exclusive or(exor) open collector
.t 74LS86 = 74S86
.t 74S86		% quad 2 input exclusive or (exor)
.tp	A[0-3]	1 4 9 12
.tp	B[0-3]	2 5 10 13
.tp	Y[0-3]	3 6 8 11

.t 74LS107 = 74107
.t 74107		% dual jk flip flop ff
.tp 	J[01]	1 8
.tp	K[01]	1 11
.tp 	CK[01]-	12 9
.tp 	Q[01]	3 5
.tp 	Q[01]-	2 6
.tp	CLR[01] 13 10

.t 74LS112 = 74S112
.t 74S112		% dual jk flip flop
.tp	J[01]	3 11
.tp	K[01]	2 12
.tp	CK[01]- 1 13
.tp	Q[01]	5 9
.tp	Q[01]-	6 7
.tp	PR[01]-	4 10
.tp	CLR[01]- 15 14

.t 74120		% dual pulse synchronizer.
.tp	M[01]	1 15
.tp	S[01]0	2 3
.tp	S[01]1	13 14
.tp	R[01]	4 12
.tp	Y[01]	6 10
.tp	Y[01]-	7 9
.tp	CK[01]	5 11

.t 74121		% monostable multivibrator (one shot)
.tp	GA[01]-	3 4	% negative trigger
.tp	GB	5	% positive trigger
.tp	Q	6
.tp	Q-	1
.tp	Rint	9	% tie to internal resistor
.tp	RCext	11	% external resistor capacitor common tie
.tp	Cext	10	% external capacitor

.t 74LS122 = 74122
.t 74122		% retriggerable one shot
.tp	GA[01]-	1 2
.tp	GB[01]	3 4
.tp	CLR-	5
.tp	Rint	9
.tp	RCext	13
.tp	Cext	11
.tp	Q	8
.tp	Q-	6

.t 74LS123 = 74123
.t 74123		% dual one shot
.tp	GA[01]-	1 9
.tp	GB[01]	2 10
.tp	CLR[01]- 3 11
.tp	RCext[01] 15 7
.tp	RC[01] 15 7
.tp	Cext[01] 14 6
.tp	CX[01] 14 6
.tp	Q[01]	13 5
.tp	Q[01]-	4 12

.t 74LS124 = 74S124
.t 74124 = 74S124
.t 74S124
.tp	FREQ[01]	2 1
.tp	F[01]	2 1
.tp	RNG[01]	3 14
.tp	R[01]	3 14
.tp	Cext[01][01]	4 5 12 13
.tp	Y[01]	7 10
.tp	OE[01]-	6 11

.t 74LS125 = 74125
.t 74125		% quad 3-state bus buffer (enable low)
.tp	D[0-3]	2 5 9 12
.tp	Y[0-3]	3 6 8 11
.tp	OE[0-3]-  1 4 10 13

.t 74LS126 = 74126
.t 74126		% quad 3-state bus buffer (enable high)
.tp	D[0-3]	2 5 9 12
.tp	Y[0-3]	3 6 8 11
.tp	OE[0-3]	1 4 10 13

.t 74S133		% 13 input nand
.tp	[A-M]	1 2 3 4 5 6 7 10 11 12 13 14 15
.tp	Y	9

.t 74LS138 = 74S138
.t 74S138		% 3 to 8 decoder
.tp	S[0-2]	1 2 3	% address select
.tp	Y[0-7]-	15 14 13 12 11 10 9 7
.tp	GA[01]-	4 5
.tp	GB	6

.t 74S139 = 74LS139
.t 74LS139		% dual 2 to 4 line decoder
.tp	S[01][01] 2 3 14 13
.tp	G[01]- 1 15
.tp	Y[01][0-3]- 4 5 6 7 12 11 10 9

.t 74145	%o.c. decimal decoder
.tp	S[0-3]	15 14 13 12
.tp	Y[0-9]-	1 2 3 4 5 6 7 9 10 11

.t 74150		% 1 of 16 data selector mux
.tp	S[0-3] 15 14 13 11
.tp	[A-P] 8 7 6 5 4 3 2 1 23 22 21 20 19 18 17 16
.tp	G- 9
.tp	Y- 10

.t 74LS151 = 74S151
.t 74S151		% 1 of 8 data selector
.tp	[A-H]	4 3 2 1 15 14 13 12
.tp	S[012]	11 10 9
.tp	G-	7
.tp	Y	5
.tp	Y-	6

.t 74S152  = 74LS152
.t 74LS152		% 1 of of 8 data selector
.tp	[A-H] 	5 4 3 2 1 13 12 11
.tp	S[012] 	10 9 8
.tp	Y- 	6

.t 74LS153 = 74S153
.t 74S153		% dual 4 to 1 data selector
.tp	A[01]	6 10
.tp	B[01]	5 11
.tp	C[01]	4 12
.tp	D[01]	3 13
.tp	Y[01]	7 9
.tp	S[01]	14 2
.tp	G[01]-	1 15

.t 74154		% 4 to 16 demultiplexer demux
.tp	S[0-3]	23 22 21 20
.tp	Y0[0-9]	1 2 3 4 5 6 7 8 9 10 
.tp	Y1[0-5]	11 13 14 15 16 17
.tp	G[01]-	18 19

.t 74155 = 74LS155
.t 74156 = 74LS155	%dual 2:4 demux open collector
.t 74LS156 = 74LS155	%dual 2:4 demux open collector
.t 74LS155		%dual 2:4 demux
.tp	S[01]	13 3	% data select address
.tp	[AB]	15 1	
.tp	G[01]-	14 2
.tp	Y[0-7]-	9 10 11 12 7 6 5 4	%neg out

.t 74LS157 = 74S157
.t 74S157		% quad 2 to 1 data selector
.tp	S	1
.tp	G-	15
.tp	A[0-3]	2 5 11 14
.tp	B[0-3]	3 6 10 13
.tp	Y[0-3]	4 7 9 12

.t 74LS158 = 74S158
.t 74S158		% quad 2 to 1 data selector (inverting)
.tp	S	1
.tp	G-	15
.tp	A[0-3]	2 5 11 14
.tp	B[0-3]	3 6 10 13
.tp	Y[0-3]-	4 7 9 12

.t 74S160  = 74S163	% synchronous 4 bit decade counter, direct clear
.t 74LS160 = 74S163
.t 74S161  = 74S163	% synchronous 4 bit binary counter, direct clear
.t 74LS161 = 74S163
.t 74S162  = 74S163	% synchronous 4 bit decade counter, sync clear
.t 74LS162 = 74S163
.t 74LS163 = 74S163
.t 74S163		% synchronous 4 bit binary counter, sync clear
.tp	D[0-3]	3 4 5 6
.tp	Q[0-3]	14 13 12 11
.tp	TE	10
.tp	PE	7
.tp	LD-	9
.tp	CLR-	1
.tp	CK	2
.tp	Co	15

.t 74S168  = 74S169	% 4 bit up/down decade counter
.t 74LS168 = 74S169
.t 74LS169 = 74S169
.t 74S169		% 4 bit up/down binary counter
.tp	D[0-3]	3 4 5 6
.tp	Q[0-3]	14 13 12 11
.tp	U/D	1
.tp	CK	2
.tp	PE-	7
.tp	TE-	10
.tp	LD-	9
.tp	Co-	15

.t	74170		%4x4 registers with oc outputs
.tp	D[0-3]	15 1 2 3
.tp	Q[0-3]	10 9 7 6
.tp	R[AB]	5 4
.tp	W[AB]	14 13
.tp	OE-	11
.tp	WE-	12

.t 74LS173 = 74173
.t 74173		% 4 bit D register with 3-state outputs
.tp	D[0-3]	14 13 12 11
.tp	Q[0-3]	3 4 5 6
.tp	CK	7
.tp	CLR	15
.tp	G[01]-	9 10
.tp	OE[01]-	1 2

.t 74LS174 = 74S174
.t 74S174		% hex D flip flop ff
.tp	D[0-5]	3 4 6 11 13 14
.tp	Q[0-5]	2 5 7 10 12 15
.tp	CLR-	1
.tp	CK	9

.t 74LS175 = 74S175
.t 74175 = 74S175
.t 74S175		% quad D flip flop ff
.tp	D[0-3]	4 5 12 13
.tp	Q[0-3]	2 7 10 15
.tp	Q[0-3]-	3 6 11 14
.tp	CLR-	1
.tp	CK	9

.t 74LS181 = 74S181
.t 74S181		% 4 bit alu
.tp	A[0-3]	2 23 21 19
.tp	B[0-3]	1 22 20 18
.tp	S[0-3]	6 5 4 3
.tp	M	8
.tp	Y[0-3]	9 10 11 13
.tp	P-	15
.tp	G-	17
.tp	A=B	14
.tp	Cn	7
.tp	Cn+4	16

.t 74LS182 = 74S182
.t 74S182		% look-ahead carry generator
.tp	P[0-3]-	4 2 15 6
.tp	G[0-3]-	3 1 14 5
.tp	Cn	13
.tp	G-	10
.tp	P-	7
.tp	Cn+x	12
.tp	Cn+y	11
.tp	Cn+z	9

.t 74LS183 = 74S183
.t 74S183		%dual full adder
.tp 	[ABC]0	1 3 4	% A, B and Carry inputs
.tp	[ABC]1	13 12 11
.tp	Y[01]	6 8	% Sum
.tp	Co[01]	5 10	% Carry output

.t 74S188		% 256 bit prom (32x8) open collector
.tp	A[0-4] 10 11 12 13 14
.tp	Y[0-7] 1 2 3 4 5 6 7 9
.tp	OE- 15

.t 74S189		% 64 bit ram  (16x4) 3-state
.tp	A[0-3]	1 15 14 13
.tp	D[0-3]	4 6 10 12
.tp	Y[0-3]-	5 7 9 11
.tp	CE-	2	% chip enable (3s & write)
.tp	WE-	3	% write enable

.t 74192 = 74193	%decade counter
.t 74193	%binary counter
.tp	D[0-3]	15 1 10 9
.tp	Q[0-3]	3 2 6 7
.tp	Cu	5
.tp	Cd	4
.tp	Co	12
.tp	Bo	13
.tp	CLR-	14
.tp	LD-	11

.t 74LS194 = 74S194
.t 74S194		% 4 bit universal shift register (Changed 14 June 80)
.tp	D[0-3]	6 5 4 3		% Note little-endians order
.tp	Q[0-3]	12 13 14 15	% this makes Q0 = QD, see data book
.tp	CK	11
.tp	CLR-	1
.tp	L	7	% Left input
.tp	R	2	% Right input
.tp	S[01]	9 10

.t 74LS221 = 74221
.t 74221		% dual one shot
.tp	GA[01]-	1 9
.tp	GB[01]	2 10
.tp 	CLR[01]- 3 11
.tp	RCext[01] 15 7
.tp	Cext[01]  14 6
.tp	Q[01]	13 5
.tp	Q[01]-	4 12

.t 74LS240 = 74S240
.t 74240 = 74S240
.t 74S240		% 3-state inverting octal buffer
.tp	OE[01]-	1 19
.tp	D[0-7]	2 4 6 8 11 13 15 17
.tp	Y[0-7]	18 16 14 12 9 7 5 3


.t 74LS241 = 74S241
.t 74241 = 74S241
.t 74S241		% 3-state octal buffer
.tp	OE0-	1
.tp	OE1	19
.tp	D[0-7]	2 4 6 8 11 13 15 17
.tp	Y[0-7]	18 16 14 12 9 7 5 3

.t 74LS242		% quad inverting bus transceiver
.tp	OE0-	1	% neg enables A to B
.tp	OE1	13	% pos enables B to A
.tp	A<0:3>	3 4 5 6
.tp	B<0:3>	11 10 9 8

.t 74LS243		% quad non-i bus transceiver
.tp	OE0-	1	% neg enables A to B
.tp	OE1	13	% pos enables B to A
.tp	A<0:3>	3 4 5 6
.tp	B<0:3>	11 10 9 8

.t 74LS244 = 74S244
.t 74S244		% 3-state octal buffer
.tp	OE[01]-	1 19
.tp	D[0-7]	2 4 6 8 11 13 15 17
.tp	Y[0-7]	18 16 14 12 9 7 5 3

.t 74LS245		% 3-state octal bus tranceivers
.tp	A[0-7]	2 3 4 5 6 7 8 9
.tp	B[0-7]	18 17 16 15 14 13 12 11 
.tp	OE-	19
.tp	DIR	1	%+ for A to B

.t 74LS251		% 3-state 8 to 1 data selector
.tp	[A-H]	4 3 2 1 15 14 13 12
.tp	S[012]	11 10 9
.tp	OE-	7
.tp	Y	5
.tp	Y-	6

.t 74LS253		% 3-state dual 4 to 1 data selector
.tp	[A-D][01] 6 10 5 11 4 12 3 13
.tp	[01][A-D] 6 5 4 3 10 11 12 13
.tp	Y[01] 7 9
.tp	S[01] 14 2
.tp	OE[01]- 1 15

.t 74LS257 = 74S257
.t 74S257		% quad 3-state 2 to 1 data selector
.tp	A[0-3]	2 5 11 14
.tp	B[0-3]	3 6 10 13
.tp	Y[0-3]	4 7 9 12
.tp	OE-	15
.tp	S	1

.t 74LS259		% 8 bit addressable latch
.tp	CLR-	15
.tp	LD-	14
.tp	D	13
.tp	A[0-2]	1 2 3	% address lines
.tp	Q[0-7]	4 5 6 7 9 10 11 12

.t 74S260		% dual 5 input nor
.tp	[ABCDE]0	1 2 3 12 13
.tp	[ABCDE]1	4 8 9 10 11
.tp	Y[01]	5 6

.t 74LS273 = 74273
.t 74273		% octal D flip flop ff
.tp	CLR-	1
.tp	CK	11
.tp	D[0-7]	3 4 7 8 13 14 17 18
.tp	Q[0-7]	2 5 6 9 12 15 16 19

.t 74LS275		% 7 bit wallace tree	%HELP! on pin naming
.tp	D[0-6] 1 2 3 4 7 14 15
.tp	C[01] 5 6
.tp	OE- 13
.tp	Y[0-2] 9 11 12
.tp	YEX 10
.tp	W 10

.t 74276		% quad j k- flip flop ff
.tp	CLR-	1
.tp	CK[0-3]- 3 8 13 18
.tp	J[0-3]	2 9 12 19
.tp	K[0-3]-	4 7 14 17
.tp	Q[0-3]	5 6 15 16
.tp	PR-	11

.t 74LS280 = 74S280
.t 74S280		% 9 bit parity generator
.tp	[A-I]	8 9 10 11 12 13 1 2 4
.tp	YE	5	% even parity output
.tp	YO	6	% odd  parity output

.t 74LS283 = 74S283
.t 74S283		% 4 bit binary full adder with fast carry
.tp	A[0-3]	5 3 14 12	% A input
.tp	B[0-3]	6 2 15 11	% B input
.tp	Y[0-3]	4 1 13 10	% output
.tp	Ci	7		% carry input
.tp	Co	9		% carry output

.t 74S287		% 3-state 1024 bit prom  (256x4)
.tp	A[0-7]	5 6 7 4 3 2 1 15	% addresses
.tp	Y[0-3]	12 11 10 9
.tp	OE[01]-	13 14			% 3-state enable

.t 82S123 = 74S288
.t 74S288		% 3-state 256 bit prom (32x8)
.tp	A[0-4]	10 11 12 13 14
.tp	Y[0-7]	1 2 3 4 5 6 7 9
.tp	OE- 	15

.t 74S289		% open collector 64 bit ram (16x4) (inverting outputs)
.tp	A[0-3]	1 15 14 13
.tp	D[0-3]	4 6 10 12
.tp	Y[0-3]-	5 7 9 11
.tp	CE-	2
.tp	WE-	3

.t 74LS290		% decade counter (a better 7490)
.tp	R0[01]	12 13	% zero resets
.tp	R9[01]	1 3	% nine resets
.tp	CK[01]-	10 9	% clock inputs
.tp	Q[0-3]	9 5 4 8

.t 74LS293		% 4 bit binary counter (better 7493)
.tp	R0[01]	12 13
.tp	CK[01]-	10 11
.tp	Q[0-3]	9 5 4 8

.t 74LS299 = 74S299
.t 74S299		% 3-state 8 bit shift register
.tp	DQ[0-7]	16 4 15 5 14 6 13 7	% input/output pins 
.tp	CLR-	9		% NOTE BIT ORDERING!!  QA = Q7
.tp	CK	12
.tp	S[01]	1 19	% mode
.tp	[LR]	18 11
.tp	OE[01]-	2 3
.tp	QL	17
.tp	QR	8

.t 74LS148 = 74LS348
.t 74LS348		% 8 to 3 line priority encoder
.tp	[A-H]	10 11 12 13 1 2 3 4 % interrupt inputs
.tp	IR<0:7>	4 3 2 1 13 12 11 10	%inputs reversed
.tp	Ei	5	% enable input
.tp	Y[0-2]	9 7 6	% output (one's complement of input number)
.tp	Eo	15	% enable output (indicates active)
.tp	GS	14


.t 74S350		% 3-state 4 bit shifter (AMD part)
.tp	Y[0-3]	11 12 14 15
.tp	D[0-6]	7 6 5 4 3 2 1
.tp	S[01]	10 9
.tp	OE-	13


.t 74LS352 = 74S352
.t 74S352		% dual 4 to 1 line data selector (inverting 74LS153)
.tp	A[01]	6 10
.tp	B[01]	5 11
.tp	C[01]	4 12
.tp	D[01]	3 13
.tp	Y[01]-	7 9
.tp	S[01]	14 2
.tp	G[01]-	1 15

.t 74LS353 = 74S353
.t 74S353  		% 3-state dual 4 to 1 data selector(inv '253)
.tp	A[01]	6 10
.tp	B[01]	5 11
.tp	C[01]	4 12
.tp	D[01]	3 13
.tp	Y[01]-	7 9
.tp	S[01]	14 2
.tp	OE[01]-	1 15

.t 74LS363 = 74S373	% 3-state octal D latch  (Higher Voh for MOS interface)
.t 74LS373 = 74S373
.t 74S373		% 3-state octal D latch  (TTL level)
.tp	D[0-7]	3 4 7 8 13 14 17 18
.tp	Q[0-7]	2 5 6 9 12 15 16 19
.tp	G-	11	% - causes hold
.tp	OE-	1	% enable 3-state outputs

.t 74LS364 = 74S374	% 3-state octal D flip flop ff (Higher Voh for MOS)
.t 74LS374 = 74S374
.t 74S374		% 3-state octal D flip flop ff
.tp	D[0-7]	3 4 7 8 13 14 17 18
.tp	Q[0-7]	2 5 6 9 12 15 16 19
.tp	CK	11
.tp	OE-	1

.t 74LS375		% 4 bit bistable latch
.tp	D[0-3]	1 7 9 15
.tp	Q[0-3]	3 5 11 13
.tp	Q[0-3]-	2 6 10 14
.tp	LD[12]	4 12	% data transparent when high

.t 74LS377		% octal D flip flop ff
.tp	CS-	1	% chip select - no loading when high
.tp	CK	11
.tp	D[0-7]	3 4 7 8 13 14 17 18
.tp	Q[0-7]	2 5 6 9 12 15 16 19

.t 74LS378		% hex D flip flop ff
.tp	CS-	1	% chip select
.tp	CK	9
.tp	D[0-5]	3 4 6 11 13 14
.tp	Q[0-5]	2 5 7 10 12 15

.t 74LS379		% quad D flip flop
.tp	D[0-3]	4 5 12 13
.tp	Q[0-3]	2 7 10 15
.tp	Q[0-3]-	3 6 11 14
.tp	CS-	1
.tp	CK	9

.t 74S381		% 4 bit alu slice
.tp	A[0-3]	3 1 19 17
.tp	B[0-3]	4 2 18 16
.tp	S[012]	5 6 7
.tp	Y[0-3]	8 9 11 12
.tp	P-	14
.tp	G-	13
.tp	Cn	15

.t 74S388		%quad D register with 3-state and standard outputs(AMD)
.tp	D[0-3]	1 4 12 15
.tp	Q[0-3]	2 5 11 14
.tp	Y[0-3]	3 6 10 13
.tp	OE-	7
.tp	CK	9

.t 74LS399 = 74S399
.t 74S399		% quad 2 input mux with storage
.tp	A[0-3]	3 6 11 14
.tp	B[0-3]	4 5 12 13
.tp	Q[0-3]	2 7 10 15
.tp	CK	9
.tp	S	1

.t 74S471		% 256x8 prom with 3-state outputs
.tp	A[0-7] 1 2 3 4 5 17 18 19
.tp	Y[0-7] 6 7 8 9 11 12 13 14
.tp	S[01]- 15 16

.t 74S472		% 512x8 prom with 3-state outputs
.tp	A[0-8] 1 2 3 4 5 16 17 18 19
.tp	Y[0-7] 6 7 8 9 11 12 13 14
.tp	S- 15
.tp	OE- 15

.t 74S482		% 4 bit slice expandable control elements
.tp	S[0-5]	5 6 2 1 18 17
.tp	[ABCD]	11 9 8 7
.tp	Y[0-3]	15 14 13 12
.tp	CK	19
.tp	CLR-	16
.tp	Ci	4
.tp	Co	3

.t 74LS533		% same as 74LS373 except inverting
.tp	D[0-7]	3 4 7 8 13 14 17 18
.tp	Q[0-7]-	2 5 6 9 12 15 16 19
.tp	G-	11	% - causes hold
.tp	OE-	1	% enable 3-state outputs

.t AM2521
.tp	EQ-	19
.tp	E	1
.tp	A[0-7]	2 4 6 8 11 13 15 17
.tp	B[0-7]	3 5 7 9 12 14 16 18

.t AM27S07 = AM29701
.t AM29701	% 64 bit ram with 3-state outputs.(replaced by newer AM27S07)
.tp	A[0-3]	1 15 14 13
.tp	D[0-3]	4 6 10 12
.tp	Y[0-3]	5 7 9 11
.tp	WE-	3
.tp	CE-	2

.t AM29703		% inverting 64 bit ram
.tp	A[0-3]	1 15 14 13
.tp	D[0-3]	4 6 10 12
.tp	Y[0-3]-	5 7 9 11	% note inverted outputs
.tp	WE-	3
.tp	CE-	2

.t 25LS2521		% AMD eight bit equals comparator
.tp	A[0-7]	2 4 6 8 11 13 15 17
.tp	B[0-7]	3 5 7 9 12 14 16 18
.tp	G-	1
.tp	Y-	19

.t 93422
.tp	A[0-7] 4 3 2 1 21 5 6 7
.tp	D[0-3] 9 11 13 15
.tp	Q[0-3] 10 12 14 16
.tp	CS+ 17
.tp	CS- 19
.tp	WE- 20
.tp	OE- 18

.t 93425A
.tp	A[0-9] 2 3 4 5 6 9 10 11 12 13
.tp	D 15
.tp	Q 7
.tp	CS- 1
.tp	WE- 14


.t 93425
.tp	A[0-9] 2 3 4 5 6 9 10 11 12 13
.tp	D 15
.tp	Q 7
.tp	CS- 1
.tp	WE- 14

.t 67401
.tp	IR	2
.tp	SI	3
.tp	D[0-3]	4 5 6 7
.tp	MR-	9
.tp	Q[0-3]	13 12 11 10
.tp	OR	14
.tp	SO	15

.t PT		%parallel termination R1 < R2
.tp	t[0-9] 1 2 3 4 5 6 7 9 10 11
.tp	T0[0-9] 1 2 3 4 5 6 7 9 10 11
.tp	T1[0-3] 12 13 14 15
.tp	R[12]	16 8

.t 96S02
.tp	C[AB]+ 4 12
.tp	C[AB]- 5 11
.tp	CL[AB]- 3 13
.tp	Q[AB] 6 10
.tp	Q[AB]- 7 9
.tp	RC[AB] 2 14
.tp	CX[AB] 1 15

.t DM347
.tp	A[0-3]	3 5 10 12
.tp	B[0-3]	2 6 9 13
.tp	Y[0-3]	1 7 8 14

.t DM8544
.tp	A[0-3]	2 5 11 15
.tp	B[0-3]	3 6 10 14
.tp	Y[0-3]	4 7 9 13

.t 2716			% 2k*8 eprom
.tp	A[0-9]	8 7 6 5 4 3 2 1 23 22
.tp	A10	19
.tp	Y[0-7]	9 10 11 13 14 15 16 17
.tp	OE-	20	% output enable
.tp	PD	18	% power down
.tp	VPP	21	% program power supply

.t 8T38			% quad bus transceiver (signetics)
.tp	D[0-3]	2 5 11 14
.tp	B[0-3]	1 4 12 15	% bus
.tp	Y[0-3]	3 6 10 13
.tp	OE[01]-	7 9	% either high disables output

.t DC003		%interupt logic
.tp	RQ[AB]	17 10
.tp	EN[AB]ST	16 11
.tp	EN[AB]D	15 12
.tp	EN[AB]CK	14 13
.tp	V	1
.tp	VRB	2
.tp	BDIN-	3
.tp	INITO-	4
.tp	BINIT-	5
.tp	BIAKO-	6
.tp	BIAKI-	7
.tp	BIRQ-	8

.t DC004		%protocol logic
.tp	BDAL[0-2]-	4 3 2
.tp	BSYNC-	6
.tp	V	1
.tp	BWTBT-	5
.tp	BDIN-	7
.tp	BRPLY-	8
.tp	BDOUT-	9
.tp	EN+	19
.tp	RXCX	18
.tp	SEL[0246]-	14 15 16 17
.tp	S[0246]-	17 16 15 14	%for BDAL+
.tp	OUT[HL]B-	13 12
.tp	O[HL]B-	12 13		%for BDAL+
.tp	INWD-	11

.t DC005		%transceiver
.tp	B[0-3]	12 11 9 8
.tp	D[0-3]	18 17 7 6
.tp	JV[1-3]	14 15 16
.tp	JA[1-3]	1 2 19
.tp	MATCH	3
.tp	REC	4
.tp	XMIT	5
.tp	MENB	13

.t DC006		%dma counters
.tp	D[0-7]	7 8 9 11 12 13 14 15
.tp	CK[AC]	3 16
.tp	MAX[AC]	1 17
.tp	S[AC]	2 19
.tp	RD	5
.tp	RDA	4
.tp	CNT1A	6
.tp	LD	18

.t DC010		%dma control
.tp	REQ	1
.tp	DATIO-	2
.tp	DATIN-	3
.tp	ADREN	4
.tp	DOUT	5
.tp	DIN	6
.tp	TSYNC	7
.tp	BDMGO-	8
.tp	MASTER	9
.tp	BDMR-	11
.tp	RSYNC	12
.tp	BDMGI-	13
.tp	TMOUT	14
.tp	RPLY	15
.tp	CNT4	16
.tp	CLK	17
.tp	DATEN-	18
.tp	INIT-	19

.t 502E		%five npn trans (WECO)
.tp	E[0-4]	13 12 2 9 4
.tp	B[0-4]	14 11 1 8 5
.tp	C[0-4]	15 10 16 7 6
.tp	SS	3	%tie negative

.t MHQ3799	%four pnp trans (MOT)
.tp	E[0-3]	3 5 10 12
.tp	B[0-3]	2 6 9 13
.tp	C[0-3]	1 7 8 14


.t 82S09	% 64*9(yes 9!) Ram (signetics)
.tp	A[0-5] 25 26 27 1 2 3
.tp	D[0-8] 4 5 6 7 8 9 10 11 12
.tp	Y[0-8] 24 23 22 21 20 19 18 17 16
.tp	WE- 13
.tp	CE- 15


.t 82S100	% field programmable logic array (signetics)
.tp	[A-P]	9 8 7 6 5 4 3 2 27 26 25 24 23 22 21 20
.tp	Y[0-7]	18 17 16 15 13 12 11 10
.tp	CE-	19
.tp	FE	1	%fuse enable

.t 82S130 = 82S131
.t 82S131	% 2048 bit prom (512x4)  (signetics)
.tp	A[0-8]	5 6 7 4 3 2 1 15 14
.tp	Y[0-3]	12 11 10 9
.tp	OE-	13

.t 4116		% 16K dynamic ram
.tp	A[0-6]	5 7 6 12 11 10 13
.tp	D	2
.tp	Y	14
.tp	WE-	3
.tp	CAS-	15
.tp	RAS-	4

.t 8640		%dec receiver (quad nor)
.tp	A[0-3]	4 6 10 12
.tp	B[0-3]	5 7 9 11
.tp	Y[0-3]	3 2 14 13

.t 8641		%dec transceiver (quad)
.tp	B[0-3]	1 4 15 12	%bus
.tp	D[0-3]	2 5 14 11
.tp	Y[0-3]	3 6 13 10
.tp	G[01]-	7 9

.t 8881		%dec bus drivers(quad nand)
.tp	A[0-3]	3 6 8 11
.tp	B[0-3]	2 5 9 12
.tp	Y[0-3]	1 4 10 13

.t 8837
.tp	D[0-5]	1 3 11 5 13 15
.tp	G[01]-	7 9
.tp	Y[0-5]	2 4 10 6 12 14

.t r220330
.tp	[A-H]	1 2 3 4 5 6 7 9 10

.t dip8
.tp	Y[0-7]	1 2 3 4 5 6 7 8
.tp	D[0-7]	16 15 14 13 12 11 10 9

.t unibusA
.tp	D<0:15>L 26 17 35 7 25 16 34 6 24 15 33 5 23 14 32 4
.tp	INITL 27
.tp	INTRL 36
.tp	P[AB]L 22 13
.tp	BBSYL 13
.tp	SACKL 12
.tp	NPRL 2
.tp	BR[67]L 1 11
.tp	NPGH 19
.tp	BG7H 28

.t unibusB
.tp	A<0:17>L 6 24 15 33 5 23 14 32 4 22 13 31 3 21 12 30 2 20
.tp	C[01]L 1 11
.tp	MSYNL 28
.tp	SSYNL 19
.tp	BR[45]L 17 26
.tp	BG[456]H 7 36 27
.tp	[AD]CLOL 34 16

.t cab1
.tp	D[0123] 1 3 5 7
.tp	A[01] 9 11
.tp	AK[0123] 13 15 17 19
.tp	ST[0123] 22 24 26 28
.tp	SYNC- 30
.tp	CLK 32

.t cab2
.tp	D[0123] 1 3 5 7
.tp	A[01] 9 11
.tp	AK[0123] 13 15 17 19
.tp	ST[0123] 22 24 26 28
.tp	SYNC- 30
.tp	CLK 32

.t CD4040	%
.tp	Q0[0-9]	9 7 6 5 3 2 4 13 12 14
.tp	Q1[0-1]	15 1
.tp	CK-	10
.tp	CLR	11

.t CD4014	%quad trans gate
.tp	I[0-3]	1 4 8 12
.tp	O[0-3]	2 3 9 10
.tp	C[0-3]	13 5 6 12

.t	LM324	% quad op-amp
.tp	O[0-3]	1 7 8 14	%out
.tp	P[0-3]	3 5 10 12	%non-inverting in
.tp	M[0-3]	2 6 9 13	%inverting


.t CD4028	%decimal decoder
.tp	S[0-3]	10 13 12 11
.tp	Y[0-9]	3 14 2 15 1 6 7 4 9 3

.t MK4801	%1k * 8 static ram
.tp	D<0:7>	9 10 11 13 14 15 16 17 
.tp	A<0:9>	8 7 6 5 4 3 2 1 23 22
.tp	OE-	20
.tp	L-	19
.tp	WE-	21
.tp	CS-	18
